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FPGA入门第一个工程实例之功能仿真概述

发布时间:2019-11-24 00:53:55

FPGA入门:第一个工程实例之功能仿真概述 - FPGA/CPLD - 电子工程

图5.27 设计与验证 仿真测试是FPGA设计流程中必不可少的步骤。在今天的FPGA设计中,如果逻辑规模较大,一般都会使用到IP核或者SOC来加快RTL级设计,所以花费在仿真验证上的工作量往往能够占到这个开发流程的70%。仿真测试的重要性可见一斑。 初学者在刚接触仿真这个概念的时候,可能以为仿真只是简单的用一些开发软件自带的波形发生器产生一些激励,然后观察一下最后的波形输出就完事了。但是对于大规模的设计,用波形产生激励是不现实的,观察波形的工作量也是可想而知的。例如,对于一个16位的输入总线,它可以有65536种组合,如果每次随机产生一种输入,那用波形岂不累死人。再说输出结果的观察,对应65536种输入的65536种输出,看波形肯定让人花眼缭乱。所以,testbench应该有更高效的测试手段。对于FPGA的仿真,使用波形输入产生激励是可以的,观察波形输出以验证测试结果也是可以的,波形也许是最直观的测试手段,但绝不是唯一手段。 如图5.28所示,设计的测试结果判断不仅可以通过观察对比波形,而且可以灵活的使用脚本命令将有用的输出信息打印到终端或者产生文本进行观察,也可以写一段代码让他们自动比较输出结果。总之,testbench的设计是多种多样的,它的语法也是很随意的,不像RTL级设计代码那么多讲究,它是基于行为级的语法,很多高级的语法都可以在脚本中使用。因为它不需要实现到硬件中,它是运行在PC机上的一段脚本,所以相对RTL级可以做得更容易更灵活一些。

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